簡介
由于物理和經(jīng)濟方面的限制,硅芯片的持續(xù)擴展變得越來越困難。異構集成是一種極具吸引力的替代方案,即先分別設計和制造不同的元件("chiplet"),然后將其集成到一個封裝上。
Chiplet簡述
Chiplet集成的基本概念是將單片系統(tǒng)劃分為不同功能的獨立芯片,如 CPU、GPU、內存、射頻等。每個chiplet模組都可根據(jù)其特定的工藝和設計規(guī)則進行優(yōu)化。然后,這些chiplet通過標準化的高密度接口相互連接,并集成到interposer或封裝基板上。
這樣做的主要好處是可以對不同的元件進行單獨優(yōu)化,超越尺寸限制,并通過隔離誤差來提高成本和產(chǎn)量。異構方法本質上要求chiplet之間進行高密度互連。
2.5D Chiplet集成技術
目前,領先的互聯(lián)技術是使用silicon interposer作為底層的 "2.5D "集成技術。Chiplet放置在interposer上,并通過由微凸塊和RDL組成的高密度互連總線實現(xiàn)互連。
其他 2.5D 方法包括硅橋interposer和在聚合物電介質上使用再分布層 (RDL) 的扇出晶圓級封裝 (FO-WLP)。
Chiplet互連標準
建立互聯(lián)標準以實現(xiàn)開放式chiplet生態(tài)系統(tǒng)是一項重要工作。英特爾公司的 UCIe(Universal Chiplet Interconnect Express)是領先的標準。
UCIe 接口有 225 個凸塊,包括 128 個信號 I/O,數(shù)據(jù)傳輸速率高達 32 Gbps,延遲時間低于 2ns?;ミB帶寬密度范圍為 1.32 至 10.56 Tbps/mm。
縮小 RDL 互連間距
對于 2.5D FO-WLP 方法而言,關鍵的限制因素是縮小 RDL 間距。從歷史上看,由于所用聚合物電介質的分辨率限制,RDL一直落后于硅BEOL工藝可實現(xiàn)的互連間距。
為了提高 I/O 密度,必須大力擴展 RDL 線間距和通孔間距。有兩種主要的 RDL 集成方案-大馬士革工藝和半加成工藝。
大馬士革工藝具有平面拓撲和自對準通孔等優(yōu)點,但半加成工藝更簡單、成本更低。
利用先進的光刻技術和更薄的 RDL 層,500 納米以下的間距似乎是可行的。1.3um 厚度的 RDL 可實現(xiàn) 500nm 線距,而 2.0um 厚度的 RDL 則可實現(xiàn) 700nm 線距。
由Demonstration vehicle證實了 500 納米 RDL 線路和 700 納米通孔(通孔:RDL 間距比為 1:2)的功能。然而,在這些尺寸下,疊層要求變得極為嚴格。
細間距 RDL 線路的氧化和可靠性是一個關鍵問題。需要堅固的封蓋層來防止高溫存儲過程中的氧氣擴散和銅氧化。
擴展互連密度除了調整 RDL 間距外,要提高互連密度,還需要調整連接chiplet和interposer的微凸塊間距。imec 已經(jīng)開發(fā)出將焊接微凸塊間距降至 5 微米的工藝,以及間距為 1 微米或以下的混合粘合互連工藝。
有兩種縮放策略-全網(wǎng)格縮放,即均勻縮小凸塊間距;間距縮放,即調整凸塊行/列以保持岸線長度不變。
擴展互連間距
在減少互連總長度、所需 PHY 面積和每比特能量方面具有重大優(yōu)勢。
例如,從 55 微米間距擴展到 7 微米間距可使物理層面積減少 98%,互連長度減少 81.5%。
總結與展望
Chiplet持續(xù)擴展的關鍵因素包括:
· 縮小 RDL 互連間距,已經(jīng)展示了 500 納米線路,并有望實現(xiàn)低于 500 納米的線路
· 新型三維互連技術,如混合鍵合技術,可實現(xiàn)小于 1 微米的間距
· 通過 UCIe 等標準實現(xiàn)高密度互連接口
最終,目標是通過高密度互連擴展,構建一個開放的chiplet生態(tài)系統(tǒng)。就能實現(xiàn)異構集成的優(yōu)勢-優(yōu)化不同的組件,超越raticle尺寸限制,并通過分區(qū)提高成本/產(chǎn)量。 雖然在這些超大規(guī)?;ミB尺寸上仍存在制造方面的挑戰(zhàn),但chiplet方法為未來半導體擴展和集成提供了前景廣闊的道路。
參考文獻[1]N. Pantano, "Evaluating Technical Approaches to Heterogeneous Integration," presented at the B-201 Conference, Jan. 2024. [Online].