芯片光傳輸突破瓶頸：頻寬密度增加10至50倍

　　ICCSZ訊    整合光子與電子元件的半導(dǎo)體微芯片可加快資料傳輸速度、增進(jìn)效能并減少功耗，但受到制程方面的限制，一直無(wú)法廣泛應(yīng)用。自然(Nature)雜志刊登一篇由美國(guó)加州大學(xué)柏克萊分校、科羅拉多大學(xué)和麻省理工學(xué)院研究人員發(fā)表的論文，表示已成功利用現(xiàn)有CMOS標(biāo)準(zhǔn)技術(shù)，制作出一顆整合光子與電子元件的單芯片。

　　據(jù)HPC Wire網(wǎng)站報(bào)導(dǎo)，這顆整合7，000萬(wàn)個(gè)電晶體和850個(gè)光子元件的芯片，采用商業(yè)化的45納米SOI CMOS制程制作，與現(xiàn)有的設(shè)計(jì)和電子設(shè)計(jì)工具均相容，因此可以大量生產(chǎn)。芯片內(nèi)建的光電發(fā)射器和接收器可讓微處理器和記憶體以光子直接和外接元件通訊，不需額外的芯片或裝置管理光學(xué)元件。

　　光子通訊的優(yōu)勢(shì)在于，可透過(guò)內(nèi)建的光線波導(dǎo)或外接光纖同時(shí)傳送以不同光色加密的資料流，并使用波長(zhǎng)不到1微米(micron)的紅外線傳送高密度的光通訊封包，大幅增加頻寬。這顆新芯片每平方毫米的頻寬密度達(dá) 300 Gbps，是目前市面上電子微處理器的10~50 倍。

　　根據(jù)論文所述，制程包含作為電晶體和光學(xué)波導(dǎo)核心的晶矽層(crystalline-silicon layer)以及用于分隔晶矽層與矽承載晶圓(silicon-handle wafer)的薄埋氧化物層(buried-oxide layer)。

　　由于薄埋氧化物層的厚度小于200納米，易導(dǎo)致較高的波導(dǎo)損耗，為了控制光漏，研究人員移除芯片上的部份基板，并發(fā)現(xiàn)處理器功能并未受到影響。

　　此外，研究人員打造矽鍺光偵測(cè)器，并選擇1，180納米波長(zhǎng)作為光纖通道，得到4.3 dB/cm的光傳播損耗。這個(gè)電光發(fā)射器由電光調(diào)變器(electro-optic modulator)和電子驅(qū)動(dòng)組成，調(diào)變器為直徑10μm、與波導(dǎo)耦合的矽微型環(huán)共振器。

　　英特爾資深研究員Sadasivan Shankar認(rèn)為，這項(xiàng)研究替目前面臨瓶頸的電晶體技術(shù)立下新的里程碑，使用光學(xué)元件進(jìn)行芯片到記憶體的傳輸將可降低功耗并增加時(shí)脈。下一步的研究將以展示多波長(zhǎng)通訊、改善光子元件以及開(kāi)發(fā)新的系統(tǒng)應(yīng)用為主。

　　半導(dǎo)體技術(shù)的精進(jìn)讓芯片可執(zhí)行更多運(yùn)算，但卻無(wú)法增加芯片間通訊的頻寬。目前芯片傳輸所消耗的功率已超過(guò)芯片功耗預(yù)算的20%，這項(xiàng)新技術(shù)不僅在低功耗的情況下改善一個(gè)數(shù)量級(jí)的芯片通訊頻寬，未來(lái)還可能協(xié)助達(dá)到百萬(wàn)兆等級(jí)(Exascale) 的運(yùn)算。